中心議題：

• 減少時(shí)鐘、數(shù)據(jù)總線峰值EMI解決方案

解決方案：

• 使用SSFTG進(jìn)行頻率選擇
• 與擴(kuò)展頻譜定時(shí)信號對比分辨
• 對減弱的波形進(jìn)行調(diào)制

在系統(tǒng)中，EMI不僅在各類時(shí)鐘線路中發(fā)生減弱，還在所有與時(shí)鐘同步的信號中減弱。而且，使用此技術(shù)的好處也隨著系統(tǒng)中地址和數(shù)據(jù)總線數(shù)量的增加而不斷增加。 W181系列的主要特點(diǎn)有：在輸出端產(chǎn)生最優(yōu)的經(jīng)減弱的EMI時(shí)鐘信號；輸出頻率選擇；可向下擴(kuò)展-1.25%或-3.75%的輸入；內(nèi)部集成了環(huán)路濾波器元件；3.3V或5V工作電壓；8引腳SOIC或14引腳TSSOP封裝。 關(guān)鍵技術(shù)規(guī)范有：工作電壓：VDD=3.3V±5%或VDD=5V±10%；頻率范圍：28MHz≤Fin≤75MHz；晶振基準(zhǔn)頻率范圍：28MHz≤Fin≤40MHz；周期偏差：300ps（最大）；可選擴(kuò)展比率：-1.25%或-3.75%；輸出占空比：40/60%（最壞情況）；輸出上升及下降時(shí)間：5ns（最大）。
管腳排列與管腳功能

W181-01/02/03有8引腳SOIC封裝及14引腳TSSOP封裝，及其典型應(yīng)用電路框圖和三種封裝管腳排列如圖1所示。

功能描述

W181采用了頻率鎖相環(huán)（PLL）技術(shù)來調(diào)制輸入時(shí)鐘，其結(jié)果是得到一個(gè)輸出時(shí)鐘，它的頻率可緩慢地掃過一個(gè)接近于輸入信號的窄帶。基本電路結(jié)構(gòu)如圖2所示。
[page] 輸入基準(zhǔn)信號通過分頻器除以Q后輸入到鑒相器中。來自VCO的信號被反饋分頻器除以P后也送到鑒相器中。PLL迫使VCO輸出信號的頻率發(fā)生變化直到被分頻后的輸出信號和被分頻的基準(zhǔn)信號在鑒相器的輸入端匹配。輸出頻率等于基準(zhǔn)頻率的P/Q的比例倍（注意：對于W181，輸出頻率等于輸入頻率）。擴(kuò)展頻譜頻率時(shí)鐘發(fā)生的獨(dú)特性在于一個(gè)調(diào)制波形在輸入端經(jīng)過疊加才進(jìn)入VCO中，這使得VCO的輸出能緩慢掃過預(yù)制頻帶。

使用SSFTG進(jìn)行頻率選擇

在擴(kuò)展頻譜時(shí)鐘發(fā)生中，EMI減弱要依靠整形、調(diào)制率和調(diào)制波形的頻率。當(dāng)整形及調(diào)制波形的頻率由已定的頻率來確定時(shí)，調(diào)制的百分比就會(huì)有所不同。使用頻率選擇位（FS1及FS2）能設(shè)置頻率范圍。擴(kuò)展率也被設(shè)到-1.25%之間。見表2。高擴(kuò)展率加強(qiáng)了對EMI的減弱，然而，高擴(kuò)展率卻可能會(huì)因?yàn)槌^系統(tǒng)最大額定頻率或低于平均頻率而使性能受到影響。鑒于上述原因，擴(kuò)展率多在0.5%--2.5%之間。

擴(kuò)展頻譜定時(shí)信號的發(fā)生

使用擴(kuò)展頻譜定時(shí)信號發(fā)生的好處如圖3所示。它表示出了一個(gè)時(shí)鐘諧波EMI的分布。將典型時(shí)鐘的EMI與Cypress擴(kuò)展頻譜頻率定時(shí)信號發(fā)生的EMI進(jìn)行比較。請注意典型時(shí)鐘中的尖峰信號，該尖峰信號使系統(tǒng)的準(zhǔn)峰值EMI測試衰退。經(jīng)過頻譜擴(kuò)展后，峰值能量將極大減少（至少8dB），因?yàn)槟芰客ㄟ^一個(gè)更寬的帶寬散發(fā)了。

調(diào)制波形

對EMI減弱的調(diào)制波形的整形是很關(guān)鍵的。調(diào)制的方案用來實(shí)現(xiàn)最大減小EMI，如圖4所示。調(diào)制周期在X軸上以周期長度的百分比為單位。Y軸表示不同的頻率值，也是以總擴(kuò)展頻率的百分比為單位。
----Cypress的頻率選擇表通過兩種方法表示了調(diào)制百分比，第一種方法是將擴(kuò)展頻帶表示成程序控制平均輸出頻率的百分比，關(guān)于程序控制平均頻率是對稱。這種方法通常見于在頻率擴(kuò)展選擇表中使用的公式fcenter±XMOD%。第二種方法是指定最大的工作頻率和擴(kuò)展頻帶作為其百分比。輸出信號從頻帶的低端掃向最大頻率。此方法的表達(dá)式為fmax-XMOD%。不論此表達(dá)式用在什么時(shí)候，都應(yīng)確保最大頻率不會(huì)超限。在時(shí)鐘以最大時(shí)鐘速度來驅(qū)動(dòng)器件的應(yīng)用中，這一點(diǎn)是很重要的。

應(yīng)用指南

為了在系統(tǒng)應(yīng)用中發(fā)揮最佳性能，應(yīng)該用如圖5所示的電源去耦方案。
VDO去耦對于減少相位抖動(dòng)和EMI幅射都是很重要的，0.1μF去耦電容的放置應(yīng)盡可能地接近VDD，否則布線的寄生電感會(huì)消去它的去耦能力。圖5中的10μF去耦電容應(yīng)是鉭電容。為了更好地實(shí)現(xiàn)EMI保護(hù)，VDD的接入應(yīng)穿過一個(gè)