本文將會(huì)根據(jù)DC/AC SCAN的概念展開描述，并將他們進(jìn)行區(qū)別對(duì)比，讓你更加全面的了解DC/AC SCAN測(cè)試技術(shù)。
SCAN技術(shù)，也就是ATPG技術(shù)-- 測(cè)試std-logic， 主要實(shí)現(xiàn)工具是：產(chǎn)生ATPG使用Mentor的 TestKompress和synopsys TetraMAX；插入scan chain主要使用synopsys 的DFT compiler 通常，我們所說的DCSCAN就是normal scan test 即慢速測(cè)試，測(cè)試頻率是10M-30M ，AC SCAN 也就是at-speed scan 即實(shí)速測(cè)試，測(cè)試頻率與芯片真實(shí)工作頻率是一樣的。
70年代到1995年這段時(shí)間里，由于芯片的工作頻率很低只有20-100M，scan測(cè)試只有DC SCAN，我們就能捕捉到所有std-logic的制造缺陷。但是1995年以后，測(cè)試科學(xué)家和工程師發(fā)現(xiàn)通過DC SCAN測(cè)試沒有缺陷的芯片在高工作頻率下使用會(huì)有問題。其根本原因是隨著制造工藝向深亞微米邁進(jìn)，芯片的工作頻率也提高到200M-1G，原來的SCAN測(cè)試方法和模型不再能捕捉到所有的std-logic的制造缺陷。大家的一致想法就是-“奔跑吧，SCAN” ，把SCAN的頻率增加到與芯片的真實(shí)工作頻率一致，同時(shí)使用新的TransiTIon atpg model來產(chǎn)生測(cè)試pattern.
下面我們介紹DC SCAN與AC SCAN的異同
現(xiàn)在的工業(yè)量產(chǎn)的高速芯片都會(huì)要求能做DC SCAN測(cè)試和AC SCAN測(cè)試，所以DFT工程師也要同時(shí)插入兩種測(cè)試電路，產(chǎn)生兩套測(cè)試patterns。
具體實(shí)現(xiàn)流程如下
1 讀入沒有插入scan的網(wǎng)表
2 使用Design compiler 插入scan chain和OCC （on chipclocking）模塊，同時(shí)插入mux， fix DRC
3 使用Testcompress 實(shí)現(xiàn)EDT壓縮scan chain
4 使用Testcompress 產(chǎn)生測(cè)試DC/ACpattern，同時(shí)產(chǎn)生測(cè)試驗(yàn)證的Testbench
5 驗(yàn)證DC/AC patterns的正確性和電路的正確性
6 使用SDF，驗(yàn)證DC/ACpatterns相關(guān)電路的時(shí)序是否滿足要求
7 使用DC/AC patterns （wgl文件）轉(zhuǎn)換成ATE所需格式，在ATE上調(diào)試和使用
ATPG工具使用的TransiTIon faultmodel如下圖
常用的OCC電路結(jié)構(gòu)如下
我們典型的插入OCC以后的電路如下圖
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