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    LVDS(低電壓差分信號(hào))原理簡(jiǎn)介

    發(fā)布時(shí)間:2019-10-21 責(zé)任編輯:lina

    【導(dǎo)讀】LVDS:Low Voltage Differential Signaling,低電壓差分信號(hào)。 LVDS傳輸支持速率一般在155Mbps(大約為77MHZ)以上。
     
    1 、LVDS信號(hào)介紹
    LVDS:Low Voltage Differential Signaling,低電壓差分信號(hào)。
    LVDS傳輸支持速率一般在155Mbps(大約為77MHZ)以上。
    LVDS是一種低擺幅的差分信號(hào)技術(shù),它使得信號(hào)能在差分PCB線對(duì)或平衡電纜上以幾百M(fèi)bps的速率傳輸,其低壓幅和低電流驅(qū)動(dòng)輸出實(shí)現(xiàn)了低噪聲和低功耗。
    IEEE在兩個(gè)標(biāo)準(zhǔn)中對(duì)LVDS信號(hào)進(jìn)行了定義。ANSI/TIA/EIA-644中,推薦最大速率為655Mbps,理論極限速率為1.923Mbps。
     
    1.1 LVDS信號(hào)傳輸組成
     
    LVDS(低電壓差分信號(hào))原理簡(jiǎn)介
     
    圖1 LVDS信號(hào)傳輸組成圖
     
    LVDS信號(hào)傳輸一般由三部分組成:差分信號(hào)發(fā)送器,差分信號(hào)互聯(lián)器,差分信號(hào)接收器。
     
    差分信號(hào)發(fā)送器:將非平衡傳輸?shù)腡TL信號(hào)轉(zhuǎn)換成平衡傳輸?shù)腖VDS信號(hào)。通常由一個(gè)IC來完成,如:DS90C031
     
    差分信號(hào)接收器:將平衡傳輸?shù)腖VDS信號(hào)轉(zhuǎn)換成非平衡傳輸?shù)腡TL信號(hào)。通常由一個(gè)IC來完成,如:DS90C032
     
    差分信號(hào)互聯(lián)器:包括聯(lián)接線(電纜或者PCB走線),終端匹配電阻。按照IEEE規(guī)定,電阻為100歐。我們通常選擇為100,120歐。
     
    1.2 LVDS信號(hào)電平特性
     
    LVDS物理接口使用1.2V偏置電壓作為基準(zhǔn),提供大約400mV擺幅。
     
    LVDS驅(qū)動(dòng)器由一個(gè)驅(qū)動(dòng)差分線對(duì)的電流源組成(通常電流為3.5mA),LVDS接收器具有很高的輸入阻抗,因此驅(qū)動(dòng)器輸出的電流大部分都流過100Ω 的匹配電阻,并在接收器的輸入端產(chǎn)生大約350mV 的電壓。
     
    電流源為恒流特性,終端電阻在100――120歐姆之間,則電壓擺動(dòng)幅度為:3.5mA * 100 = 350mV ;3.5mA * 120 = 420mV 。
     
    下圖為L(zhǎng)VDS與PECL(光收發(fā)器使用的電平)電平變化。
     
     LVDS(低電壓差分信號(hào))原理簡(jiǎn)介
    圖2 LVDS與PECL電平圖示
     
    由邏輯“0”電平變化到邏輯“1”電平是需要時(shí)間的。
     
    由于LVDS信號(hào)物理電平變化在0。85――1。55V之間,其由邏輯“0”電平到邏輯“1”電平變化的時(shí)間比TTL電平要快得多,所以LVDS更適合用來傳輸高速變化信號(hào)。其低壓特點(diǎn),功耗也低。
    采用低壓技術(shù)適應(yīng)高速變化信號(hào),在微電子設(shè)計(jì)中的例子很多,如:FPGA芯片的內(nèi)核供電電壓為2。5V或1.8V;PC機(jī)的CPU內(nèi)核電壓,PIII800EB為1.8V;數(shù)據(jù)傳輸領(lǐng)域中很多功能芯片都采用低電壓技術(shù)。
     
    1.3 差分信號(hào)抗噪特性
    從差分信號(hào)傳輸線路上可以看出,若是理想狀況,線路沒有干擾時(shí),
    在發(fā)送側(cè),可以形象理解為:
    IN=IN+-IN-
     
    在接收側(cè),可以理解為:
    IN+-IN-=OUT
     
    所以:
    OUT=IN
     
    在實(shí)際線路傳輸中,線路存在干擾,并且同時(shí)出現(xiàn)在差分線對(duì)上,
    在發(fā)送側(cè),仍然是:
    IN=IN+-IN-
     
    線路傳輸干擾同時(shí)存在于差分對(duì)上,假設(shè)干擾為q,則接收則:
    (IN++q)-(IN--q)=IN+-IN-=OUT
     
    所以:
    OUT=IN
    噪聲被抑止掉。
     
    上述可以形象理解差分方式抑止噪聲的能力。在實(shí)際芯片中,是在噪聲容限內(nèi),采用“比較”及“量化”來處理的。
     
    LVDS接收器可以承受至少±1V的驅(qū)動(dòng)器與接收器之間的地的電壓變化。由于LVDS驅(qū)動(dòng)器典型的偏置電壓為+1.2V,地的電壓變化、驅(qū)動(dòng)器偏置電壓以及輕度耦合到的噪聲之和,在接收器的輸入端相對(duì)于接收器的地是共模電壓。這個(gè)共模范圍是:+0.2V~+2.2V。建議接收器的輸入電壓范圍為:0V~+2.4V。
     
    抑止共模噪聲是DS(差分信號(hào))的共同特性,如RS485,RS422電平,采用差分平衡傳輸,由于其電平幅度大,更不容易受干擾,適合工業(yè)現(xiàn)場(chǎng)不太惡劣環(huán)境下通訊。
      
     
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