【導(dǎo)讀】在2022年底舉辦的 TSMC OIP 研討會上，Cadence 資深半導(dǎo)體封裝管理總監(jiān) John Park 先生展示了面向TSMC InFO 技術(shù)的高級自動布線功能。InFO 的全稱為“集成式扇出型封裝（integrated fanout）”，是一種適用于高級封裝的低性能、低復(fù)雜度的技術(shù)。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發(fā)現(xiàn)，InFO 有許多不同的類型。

在2022年底舉辦的 TSMC OIP 研討會上，Cadence 資深半導(dǎo)體封裝管理總監(jiān) John Park 先生展示了面向TSMC InFO 技術(shù)的高級自動布線功能。InFO 的全稱為“集成式扇出型封裝（integrated fanout）”，是一種適用于高級封裝的低性能、低復(fù)雜度的技術(shù)。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發(fā)現(xiàn)，InFO 有許多不同的類型。

InFO 的首個應(yīng)用實(shí)例出現(xiàn)在 2016 年，是用于移動應(yīng)用的 InFO-PoP，在應(yīng)用處理器晶粒上添加了一個 DRAM 封裝。然后是面向 HPC 的 InFO_oS，允許將多個晶粒置于越來越大的封裝中。最新的技術(shù)是 InFO_3D，允許邏輯和邏輯之間垂直堆疊，并在下方布線，以便分配電源分配網(wǎng)絡(luò)和信號。

在本文中，我們不打算重申使用高級封裝的優(yōu)勢，而是進(jìn)行擴(kuò)展，假設(shè)以采用最先進(jìn)的節(jié)點(diǎn)為前提來進(jìn)行設(shè)計(jì)。

如前文所述，高級封裝和異構(gòu)集成如今已成為所有半導(dǎo)體設(shè)計(jì)的熱門話題。

1、布線已成為高級封裝技術(shù)的主要瓶頸

從上表中可以看出，如今的布線難度越來越大。左側(cè)是倒裝芯片球柵陣列 (FCBGA) 的要求，其中最多有幾千個連接。RDL 信號布線將信號從相對較小的單個晶粒分散到焊球上。

右側(cè)是本文將要討論的技術(shù)——3D 異構(gòu)集成晶圓級封裝（3D heterogeneous integration wafer-level packaging,），簡稱 3DHI-WLP。這種封裝通常包含多個chiplets小芯片，并可能存在數(shù)萬個信號連接，因此 RDL 信號布線不僅是分配信號，同時也要處理從小芯片到小芯片（chiplet-to-chiplet）的布線。電源布線同樣錯綜復(fù)雜，多種方法均可實(shí)現(xiàn)。

在細(xì)節(jié)層次上，業(yè)界面臨的挑戰(zhàn)有：

• 小芯片到小芯片和扇出 RDL 布線要求

• 高效的引腳逃逸模式

• 布線通道密度

• 復(fù)雜過孔堆疊

• 提高良率的互連倒圓角

• 將信號和電源網(wǎng)絡(luò)放在一起進(jìn)行布線，以達(dá)到最佳密度

• 重用重復(fù)的模式

• 電源/接地過孔放置

為了應(yīng)對這些挑戰(zhàn)，Cadence 和 TSMC 通力合作，為 InFO 技術(shù)開發(fā)新一代——

自動信號布線解決方案

• 支持高容量設(shè)計(jì)的多線程自動布線引擎
  

• 支持TSMC電氣、物理和良率規(guī)則的布線

• 支持屏蔽、差分信號和倒圓角/淚滴插入（見上圖）

• 帶有重用結(jié)構(gòu)的預(yù)先逃逸布線

• 基于分片的布線，支持復(fù)制

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