討論濾波電容的位置與PDN阻抗的關系，提出“全局電容”與“局部電容”的概念。能看到當電容呈現“全局特性”的時候，電容的位置其實沒有想象中那么重要。

 

上一個話題結束的時候，很多網友提出電容的位置問題：“濾波電容有自己的濾波半徑，所以重點在于濾波電容正端與芯片電源引腳的距離”。這個互動實在是配合的太好了，高速先生和你握手哈。

 

傳統的說法，電容有其濾波半徑，低頻電容濾波半徑大，所以布局的時候可以放的稍微遠一些。并且常規來說，單純濾波作用的低頻電容不要扎堆布局，講究均勻擺放。而中高頻電容的濾波半徑較小，需要嚴格靠近芯片管腳放置，不能離得太遠，要不然電容就“不起作用”了。

 

這個說法，作為我們濾波電容布局的設計指導，沒有問題，依舊是正確的指導原則，這個不是我們要討論的設計誤區。不過開場白里面說了，高速先生，就是要追根究底，看看電容的濾波半徑到底是怎么回事？

 

首先，濾波半徑還是基于著名的四分之一波長理論。（四分之一波長理論在高速先生的各種文章會反復多次出現，為了方便大家理解，我們會專題討論各種四分之一波長的問題，這里就不再贅述，如果覺得理解這篇文章有問題，可以單獨和高速先生進行討論） 電容去耦半徑理論認為，當電容的位置距需要濾波的器件（管腳）的距離剛好是四分之一波長的時候，電容的補償電流和信號噪聲電流相位剛好相差180度，濾波失效。所以為了保證電容的濾波作用，要求電容的位置距需要濾波的器件（管腳）的距離小于1/10的四分之一波長，當然，更嚴格的要求希望小于1/20的四分之一波長。

 

大家看到這，估計有點煩躁了，有的人說，這個我早就知道了。也有人說，不是叫“看得懂的高速設計”嗎，你說的這些我看不懂。那我們就來看看常見的濾波電容的濾波半徑。（這里我們為了計算的簡化，假設電容的ESL為0.4NH，電容的安裝電感為1.5NH。具體的電容安裝電感問題，在上一個專題的第四篇文章里面討論過了，大家可以參考）

看到這里，估計很多PCB設計師會大吃一驚？我們常用的0.1 uf電容，在考慮四十分之一波長的時候，電容的有效去耦半徑居然有12英寸。就算嚴格點考慮兩百分之一波長，也有將近2英寸的去耦半徑。我們在濾波電容布局的時候，這個去耦半徑還是問題嗎？

 

前面的文章討論過，由于去耦電容只是電源供電網絡的一部分，同時高頻噪聲會更加依賴電源地平板電容及封裝內的濾波電容甚至是Die電容來濾除。10Nf或者更小的1Nf電容，在電源濾波系統中的作用會越來越小。在大部分的設計中，0.1 uf電容就是板級系統設計的時候，電源濾波系統中用到的最“高頻”的電容了。

 

借這個機會，再和大家討論下高速先生討論PCB設計誤區的出發點：很多理論其實沒有錯，只是我們在使用的時候沒有真正知其所以然，所以設計中想當然的“過設計”很多。這類“過設計”有時候并沒有壞處，只是當設計出現“惡劣”情況并需要“取舍”的時候，會造成一些困難。

 

比如電容的去耦半徑問題，大家都有這個概念，然后都知道“小”電容（高頻電容）的去耦半徑很小，需要嚴格靠近芯片管腳。這個設計原則沒有錯誤，只是當數碼消費類產品由于更小的面積，更低的成本以及結構的要求（如厚度），需要我們把電容單面布局，放在和BGA的同一面的時候，很多人困惑了，電容離芯片的電源管腳這么遠（有時還要考慮3mm或者5mm的返修間距，就更遠了），電容還能起作用嗎？

 

由此引申的另一個問題，和我們的這次的主題相關，先提前預告一下：我們做設計的時候，很喜歡把同種類的數字電源，對不同芯片進行供電的時候，用磁珠隔離一下，希望能避免不同芯片之間同種電源的干擾。電容的作用范圍這么大，磁珠隔離了“想象中”的芯片間電源軌道的干擾的同時，會不會也阻礙了電容的作用呢？

 

本節的結尾，再給大家看一個圖片，也是關于電容的去耦半徑和作用范圍的。之前討論的諧振頻率的四分之一波長，還是有局限性的，首先電容起作用的最高頻率不止是諧振頻率。其次，作用范圍還得考慮你設定的濾波效率。理論是復雜的，任重而道遠，多前進一些，真相就更清晰一點。

 

當然，本節的結論還是繼續有效的，我們常用的0.1uf電容，濾波半徑遠遠比我們想象的要大。