【導讀】電磁干擾EMI中電子設(shè)備產(chǎn)生的干擾信號是通過導線或公共電源線進行傳輸，互相產(chǎn)生干擾稱為傳導干擾。傳導干擾給不少電子工程師帶來困惑，如何解決傳導干擾？這里，我們先著重討論當寄生電容直接耦合到電源輸入電線時會發(fā)生的情況。
1.只需幾fF的雜散電容就會導致EMI掃描失敗。從本質(zhì)上講，開關(guān)電源具有提供高 dV/dt 的節(jié)點。寄生電容與高 dV/dt 的混合會產(chǎn)生 EMI 問題。在寄生電容的另一端連接至電源輸入端時，會有少量電流直接泵送至電源線。
2.查看電源中的寄生電容。我們都記得物理課上講過，兩個導體之間的電容與導體表面積成正比，與二者之間的距離成反比。查看電路中的每個節(jié)點，并特別注意具有高 dV/dt 的節(jié)點。想想電路布局中該節(jié)點的表面積是多少，節(jié)點距離電路板輸入線路有多遠。開關(guān) MOSFET 的漏極和緩沖電路是常見的罪魁禍首。
3.減小表面面積有技巧。試著盡量使用表面貼裝封裝。采用直立式 TO-220 封裝的 FET 具有極大的漏極選項卡 (drain tab) 表面面積，可惜的是它通常碰巧是具有最高 dV/dt 的節(jié)點。嘗試使用表面貼裝 DPAK 或 D2PAK FET 取代。在 DPAK 選項卡下面的低層 PCB 上安放一個初級接地面板，就可良好遮蔽 FET 的底部，從而可顯著減少寄生電容。
有時候表面面積需要用于散熱。如果您必須使用帶散熱片的 TO-220 類 FET，嘗試將散熱片連接至初級接地(而不是大地接地)。這樣不僅有助于遮蔽 FET，而且還有助于減少雜散電容。
4.讓開關(guān)節(jié)點與輸入連接之間拉開距離。見圖 1 中的設(shè)計實例，其中我忽視了這個簡單原則。
圖1.讓輸入布線與具有高 dV/dt 的節(jié)點靠得太近會增加傳導 EMI。
我通過簡單調(diào)整電路板(無電路變化)，將噪聲降低了大約 6dB。見圖 2 和圖 3 的測量結(jié)果。在有些情況下，接近高 dV/dt 進行輸入線路布線甚至還可擊壞共模線圈 (CMC)。
圖2.從電路板布局進行 EMI 掃描，其中 AC 輸入與開關(guān)電路距離較近
圖3.從電路板布局進行 EMI 掃描，其中 AC 輸入與開關(guān)電路之間距離較大
你是否有過在顯著加強輸入濾波器后 EMI 改善效果很小甚至沒有改善的這種遭遇?這很有可能是因為有一些來自某個高 dV/dt 節(jié)點的雜散電容直接耦合到輸入線路，有效繞過了你的 CMC。為了檢測這種情況，可臨時短路 PCB 上 CMC 的繞組，并將一個二級 CMC 與電路板的輸入電線串聯(lián)。如果有明顯改善，你需要重新布局電路板，并格外注意輸入連接的布局與布線。
現(xiàn)在，我們來看看共模 EMI 問題的最常見來源：電源變壓器。
該問題由一次繞組和二次繞組間的寄生電容以及一次繞組的高 dV/dt 引起。這個繞組間的電容可起到充電泵的作用，導致雜散電流流到通常連接至接地的二次側(cè)。這里有四個可最大限度減少該問題的常見技巧。
1.進行一次繞組，使最高dV/dt出現(xiàn)在外層上。電壓電勢會隨每個匝數(shù)變化。例如在反激拓撲中，最大的電壓擺幅出現(xiàn)在連接 FET 漏極的一端(見圖 1)。讓“靜音”層臨近最近的二次層，可最大限度地降低在整個繞組間電容上出現(xiàn)的 dV/dt。采用這種技術(shù)，應(yīng)該明確外部繞組可能已成了有問題的噪聲源，其可能會耦合至變壓器附近的其它目標。外部繞組周圍可能需要一個屏蔽繞組。
2.在一次繞組和二次繞組之間使用一個屏蔽繞組。插入一個一端連接至輸入或輸入返回端的單層繞組，可使雜散電流離開二次繞組并返回至源頭。這種技術(shù)的代價是略微增加了變壓器的設(shè)計復雜性，并增加了漏電感。
3.在一次接地到二次接地之間使用一個“Y電容器”。該電容器可為雜散電流提供一個回到一次接地的較低阻抗路徑。電源中的這條本地路徑可防止這些電流找到另外一條通過接地回到源頭的路徑。但是，對于能使用多大的電容，這里有一定安全限制。
4.添加一個共模線圈。有時候所提到的其它技術(shù)不足以將 EMI 降低到所需水平之下。添加一個共模線圈，不僅可增加共模阻抗，而且還對降低傳導噪聲非常有效。但這樣會產(chǎn)生附加組件成本。在選擇共模線圈時，要注意檢查相對于頻率的阻抗曲線。在某種情況下，所有線圈都會因其自身的繞組間電容問題而轉(zhuǎn)變成電容性。
