圖1：FinFET技術

FinFET器件是場效應晶體管（FET），名字的由來是因為晶體管的柵極環繞著晶體管的高架通道，這稱之為“鰭”。比起平面晶體管，這種方法提供了更多的控制電流，并且同時降低漏電和動態功耗。 比起28納米工藝，16納米/14納米FinFET器件的進程可以提高40-50%性能，或減少50%的功耗。一些晶圓廠會直接在16納米/14納米上采用FinFET技術，而一些晶圓廠為了更容易地整合FinFET技術，會在高層金屬上保持在20nm的工藝。

那么20納米的平面型晶體管還有市場價值么？這是一個很好的問題，就在此時，在2013年初，20nm的平面型晶體管技術將會全面投入生產而16納米/14納米FinFET器件的量產還需要一到兩年，并且還有許多關于FinFET器件的成本和收益的未知變數。但是隨著時間的推移，特別是伴隨著下一代移動消費電子設備發展，我們有理由更加期待FinFET技術。

和其他新技術一樣，FinFET器件設計也提出了一些挑戰，特別是對于定制/模擬設計。一個挑戰被稱為“寬度量化”，它是因為FinFET元件最好是作為常規結構放置在一個網格。標準單元設計人員可以更改的平面晶體管的寬度，但不能改變鰭的高度或寬度的，所以最好的方式來提高驅動器的強度是增加鰭的個數。增加的個數必須為整數, 你不能添加四分之三的鰭。

另一個挑戰來自三維技術本身，因為三維預示著更多的電阻的數目（R）和電容（C）的寄生效應，所以提取和建模也相應困難很多。設計者不能再只是為晶體管的長度和寬度建模，晶體管內的Rs和Cs，包括本地互連，鰭和柵級，對晶體管的行為建模都是至關重要的。還有一個問題是層上的電阻。20納米的工藝在金屬1層下增加了一個局部互連，其電阻率分布是不均勻的，并且依賴于通孔被放置的位置。另外，上層金屬層和下層金屬層的電阻率差異可能會達到百倍數量級。

還有一些挑戰，不是來自于FinFET自身，而是來至于16nm及14nm上更小的幾何尺寸。一個是雙重圖形，這個是20nm及以下工藝上為了正確光蝕/刻蝕必須要有的技術。比起單次掩模，它需要額外的mask，并且需要把圖形分解，標上不同的顏色，并且實現在不同的mask上。布局依賴效應（LDE）的發生是因為當器件放置在靠近其他單元或者器件時，其時序和功耗將會受影響。還有一個挑戰就是電遷移變得更加的顯著，當隨著幾何尺寸的縮小。

如前所述，上述問題將影響影響定制/模擬設計。如果數字設計工程師能夠利用自動化的，支持FinFET器件的工具和支持FinFET的單元庫，他或她將發現，其工作上最大的變化將是單元庫：更好的功耗和性能特性！但是，數字設計工程師也會發現新的和更復雜的設計規則，雙圖形著色的要求，和更加嚴格的單元和pin位置的限制。最后，有些SoC設計人員還會被要求來設計和驗證上百萬門級別的芯片。設計師將需要在更高的抽象層次上工作和大量重復使用一些硅IP。

EDA產業在研發上花費了大量的錢，以解決高級節點上設計的挑戰。事實上，我們預期，EDA行業為了20納米，16納米和14納米的總研發費用可能會達到十二億美金到十六億美金。從FinFET器件的角度來看，例如，提取工具必須得到提高，以便能處理Rs和Cs從而更好預測晶體管的性能。這些Rs和Cs不能等待芯片成型后分析，他們需要在設計周期的早期進行，所以電路工程師和版圖工程師不得不工作得更加緊密，這也是方法學上很大的一個變化。

每個物理設計工具都必須能夠處理幾百條為了16nm/14nm FinFET技術而帶來的新的設計規則。這包括布局，布線，優化，提取和物理驗證。單元庫也需要利用這些工具進行優化。所以一個整合了的先進節點的解決方案，將會使包括定制/模擬和數字設計的任務變得更加容易。

EDA供應商也是包括晶圓代工廠和IP供應商在內的垂直合作其中的一部分。從EDA和IP開發人員的反饋會影響進程的發展，這反過來又提出了新的要求的工具和IP。例如，在2012年，Cadence公司，ARM和IBM之間三方合作就產生了第一個14NM的FinFET器件的測試芯片。

16nm/14nm的FinFET技術將是一個小眾技術，或進入IC設計的主流？歷史證明，當新的創新出現，人們弄清楚如何使用它們來創新，往往會帶來意想不到的價值。FinFET技術將啟用下一個大的飛躍，為計算機，通信和所有類型的消費電子設備帶來裨益。這就是為什么Cadence公司堅信FinFET技術將為電子行業開創一個新紀元，這也是為什么我們致力于為整個行業推進這項技術。