本文采用一種低電壓帶隙基準結構。在TSMC0．13μm CMOS工藝條件下完成，包括核心電路、運算放大器、偏置及啟動電路的設計，并用Cadence Spectre對電路進行了仿真驗證。

基準電壓是數模混合電路設計中一個不可缺少的參數，而帶隙基準電壓源又是產生這個電壓的最廣泛的解決方案。在大量手持設備應用的今天，低功耗的設計已成為現今電路設計的一大趨勢。隨著CMOS工藝尺寸的下降，數字電路的功耗和面積會顯著下降，但電源電壓的下降對模擬電路的設計提出新的挑戰。傳統的帶隙基準電壓源結構不再適應電源電壓的要求，所以，新的低電壓設計方案應運而生。

傳統帶隙基準電壓源的工作原理

傳統帶隙基準電壓源的工作原理是利用兩個溫度系數相抵消來產生一個零溫度系數的直流電壓。圖1所示是傳統的帶隙基準電壓源的核心部分的結構。其中雙極型晶體管Q2的面積是Q1的n倍。

圖1：傳統帶隙基準源結構

假設運算放大器的增益足夠高，在忽略電路失調的情況下，其輸入端的電平近似相等，則有：
VBE1=VBE2+IR1 (1)
 
其中，VBE具有負溫度系數，VT具有正溫度系數，這樣，通過調節n和R2/R1，就可以使Vref得到一個零溫度系數的值。一般在室溫下，有：
 

但在0．13μm的CMOS工藝下，低電壓MOS管的供電電壓在1．2 V左右，因此，傳統的帶隙基準電壓源結構已不再適用。

低電源帶隙基準電壓源的工作原理

低電源電壓下的帶隙基準電壓源的核心思想與傳統結構的帶隙基準相同，也是借助工藝參數隨溫度變化的特性來產生正負兩種溫度系數的電壓，從而達到零溫度系數的目的。圖2所示是低電壓下帶隙基準電壓源的核心部分電路，包括基準電壓產生部分和啟動電路部分。

圖2：低電源電壓下的帶隙基準電壓源結構

帶隙基準源電路

由于放大器的輸入端電平近似相等，故由電流鏡像原理可得到如下等式：
 

這樣，適當選擇R2/R1、R2/R3以及n的值，即可得到低電源電壓下的基準電平。

基于版圖的設計考慮，可選擇n為8，這樣可以更好地實現三極管的匹配，減小誤差。該電流源使用共源共刪結構，從而可以提高電流拷貝的精度以及減小電源電壓對Vref的影響，并在一定程度上有利于PSRR。

雖然CMOS工藝中的電阻絕對值會有偏差，但這里用到的是電阻的比值，所以要盡可能的做到比值的準確。具體方法是把R1、R2、R3都用單位電阻并聯串聯來表示。版圖設計時，應盡量把這些電阻放在一起，并在周圍加上dummy，以最大限度地減小工藝偏差對電阻比值的影響。

啟動電路

電路開啟前，可將Pup置為0，開關M1關斷，反相器輸入端為高電平，開關M2不開；當信號Pup置為1時，開關M1打開，反相器輸入端電壓被拉低，使開關M2開啟，P點電壓被拉低，帶隙基準電路部分開始工作，M3隨之開啟；此后由于M3開始工作，電阻Rstup上流過的電流把反相器輸入端電位抬高，超過反相器反向電壓時。輸出為低電位，開關M2關閉，啟動電路結束工作。M3與Rstup的選取是啟動電路值得注意的地方，M3鏡像而來的電流與Rstup的阻值乘積得到的電壓值必須在P點電壓穩定前足以使反相器輸出低電壓，并使開關M2關斷。

仿真分析

圖3為基準電壓幅度隨溫度變化的曲線，可以看到，從-30～100℃，Vref基本在3 mV以內波動，誤差范圍在5％以內。

圖3：溫度變化曲線

圖4所示是本設計的PSRR仿真結果。從圖4可以看出，在低頻時，其PSRR約為-81 dB。

圖4：PSRR仿真結果

圖5是本設計的電源電壓掃描仿真結果。由圖可見，其電源電壓在1～1．8 V之間，基準電路都能很穩定的輸出約600 mV的電壓基準值。

圖5：電源電壓掃描仿真結果

本設計基于TSMC 0．13 μmC-MOS工藝。通過仿真，結果顯示：該電路在-30～100℃范圍內的溫度系數為12×10-6℃，低頻下的PSRR約為-81 dB。在供電為1～1．8 V范圍內，電路能夠工作正常，輸出電壓約600 mV。